1樓：詛咒
這裡只介紹動態儲存器(dram)的工作原理。
動態儲存器每片只有一條輸入資料線，而位址引腳只有8條。為了形成64k位址，必須在系統位址匯流排和晶元位址引線之間專門設計乙個位址形成電路。使系統位址匯流排訊號能分時地加到8個位址的引腳上，借助晶元內部的行鎖存器、列鎖存器和解碼電路選定晶元內的儲存單元，鎖存訊號也靠著外部位址電路產生。
當要從dram晶元中讀出資料時，cpu首先將行位址加在a0-a7上，而後送出ras鎖存訊號，該訊號的下降沿將位址鎖存在晶元內部。接著將列位址加到晶元的a0-a7上，再送cas鎖存訊號，也是在訊號的下降沿將列位址鎖存在晶元內部。然後保持we=1，則在cas有效期間資料輸出並保持。
當需要把資料寫入晶元時，行列位址先後將ras和cas鎖存在晶元內部，然後，we有效，加上要寫入的資料，則將該資料寫入選中的存貯單元。
由於電容不可能長期保持電荷不變，必須定時對動態儲存電路的各儲存單元執行重讀操作，以保持電荷穩定，這個過程稱為動態儲存器重新整理。pc/xt機中dram的重新整理是利用dma實現的。首先應用可程式設計定時器8253的計數器1，每隔1⒌12μs產生一次dma請求，該請求加在dma控制器的0通道上。
當dma控制器0通道的請求得到響應時，dma控制器送出到重新整理位址訊號，對動態儲存器執行讀操作，每讀一次重新整理一行。
2樓：夫湛板姣
硬碟是磁性介質，就像磁帶一樣一旦被磁化在下一次被磁化之前其磁性是不改變的，即使格式化或者刪除其儲存的資料都不會丟失。硬碟具有容量大、單位容量造價低（是這幾類裡最低的）、速度較快（大容量不易失的儲存器里數它最快了）等優點。但缺點也很明顯，有機械裝置所以在極端環境可靠性很低，特別是震動會導致資料丟失，且很難恢復。
ram有兩種，通常所說的是指動態隨機訪問儲存器（dram），也就是記憶體的基本單元。
dram的基本單元不是觸發器，而是具有門控的電容，整合的電容實際上是乙個pn結的結電容，容量很小，自放電率很高，所以ram儲存的內容在幾毫秒內就會丟失，實際應用中ram片內還整合了乙個重新整理電路，每隔幾毫秒（不超過2ms）重新整理一遍。
另一種是sram——靜態隨機訪問儲存器是catch（快取記憶體）的基本單元，一般只有一級快取才用它，它的原理跟觸發器類似，不需重新整理，速度極快，比dram還要快幾個數量級，是唯一能與cpu同步而不需cpu等待的儲存器。是幾乎完美的儲存器，缺點只有乙個——造價不是一般高。
u盤是flash是最近新興的，有很多優點，資料不易失，適應的電壓寬，極限環境下也能有良好的表現，可以方便的進行電擦除與重寫，但速度不快，不過目前它的速度因工藝改進也越來越快了，不過跟硬碟比還有不小差距，另外讀寫速度不一致也是乙個主要缺點，限制的它的使用範圍，實際對它的歸類還是rom.
以上幾類速度sram>dram>硬碟》flash
單位容量造價硬碟 儲存器的工作原理是什麼？
10 3樓：匿名使用者 動態讀寫存貯器（dram），以其速度快、整合度高、功耗小、**低在微型計算機中得到極其廣泛地使用。但動態儲存器同靜態儲存器有不同的工作原理。它是靠內部寄生電容充放電來記憶資訊，電容充有電荷為邏輯1，不充電為邏輯0。 欲深入了解動態ram的基本原理請點選。 動態儲存器有多種系列，如61系列、37系列、41系列、21系列等。圖示為2164晶元的引腳圖。 將滑鼠指向相應引腳可看到其對引腳功能。它是乙個64k 1bit的dram晶元，將8片並接起來，可以構成64kb的動態儲存器。 每片只有一條輸入資料線，而位址引腳只有8條。為了形成64k位址，必須在系統位址匯流排和晶元位址引線之間專門設計乙個位址形成電路。使系統位址匯流排訊號能分時地加到8個位址的引腳上，借助晶元內部的行鎖存器、列鎖存器和解碼電路選定晶元內的儲存單元，鎖存訊號也靠著外部位址電路產生。 當要從dram晶元中讀出資料時，cpu 首先將行位址加在a0-a7上，而後送出ras 鎖存訊號，該訊號的下降沿將位址鎖存在晶元內部。接著將列位址加到晶元的a0-a7上，再送cas鎖存訊號，也是在訊號的下降沿將列位址鎖存在晶元內部。然後保持we=1，則在cas有效期間資料輸出並保持。 當需要把資料寫入晶元時，行列位址先後將ras和cas鎖存在晶元內部，然後，we有效，加上要寫入的資料，則將該資料寫入選中的存貯單元。 由於電容不可能長期保持電荷不變，必須定時對動態儲存電路的各儲存單元執行重讀操作，以保持電荷穩定，這個過程稱為動態儲存器重新整理。pc/xt機中dram的重新整理是利用dma實現的。首先應用可程式設計定時器8253的計數器1，每隔1⒌12μs產生一次dma請求，該請求加在dma控制器的0通道上。 當dma控制器0通道的請求得到響應時，dma控制 器送出到重新整理位址訊號，對動態儲存器執行讀操作，每讀一次重新整理一行。 唯讀存貯器（rom）有多種型別。由於eprom和eeprom存貯容量大，可多次擦除後重新對它進行程式設計而寫入新的內容，使用十分方便。尤其是廠家為使用者提供了單獨地擦除器、程式設計器或插在各種微型機上的程式設計卡，大大方便了使用者。 因此，這種型別的唯讀存貯器得到了極其廣泛的應用。7. ram的工作時序 為保證儲存器準確無誤地工作，加到儲存器上的位址、資料和控制訊號必須遵守幾個時間邊界條件。 圖7.1—3示出了ram讀出過程的定時關係。讀出操作過程如下： 欲讀出單元的位址加到儲存器的位址輸入端； 加入有效的選片訊號cs； 在 線上加高電平，經過一段延時後，所選擇單元的內容出現在i/o端； 讓選片訊號cs無效，i/o端呈高阻態，本次讀出過程結束。 由於位址緩衝器、解碼器及輸入/輸出電路存在延時，在位址訊號加到儲存器上之後，必須等待一段時間taa，資料才能穩定地傳輸到資料輸出端，這段時間稱為位址訪問時間。如果在ram的位址輸入端已經有穩定位址的條件下，加入選片訊號，從選片訊號有效到資料穩定輸出，這段時間間隔記為tacs。顯然在進行儲存器讀操作時，只有在位址和選片訊號加入，且分別等待taa和tacs以後，被讀單元的內容才能穩定地出現在資料輸出端，這兩個條件必須同時滿足。 圖中trc為讀週期，他表示該晶元連續進行兩次讀操作必須的時間間隔。 寫操作的定時波形如圖7.1—4所示。寫操作過程如下： 將欲寫入單元的位址加到儲存器的位址輸入端； 在選片訊號cs端加上有效電平，使ram選通； 將待寫入的資料加到資料輸入端； 在 線上加入低電平，進入寫工作狀態； 使選片訊號無效，資料輸入線回到高阻狀態。 由於位址改變時，新位址的穩定需要經過一段時間，如果在這段時間內加入寫控制訊號（即 變低），就可能將資料錯誤地寫入其他單元。為防止這種情況出現，在寫控制訊號有效前，位址必須穩定一段時間tas，這段時間稱為位址建立時間。同時在寫訊號失效後，位址訊號至少還要維持一段寫恢復時間twr。 為了保證速度最慢的儲存器晶元的寫入，寫訊號有效的時間不得小於寫脈衝寬度twp。此外，對於寫入的資料，應在寫訊號tdw時間內保持穩定，且在寫訊號失效後繼續保持tdh時間。在時序圖中還給出了寫週期twc，它反應了連續進行兩次寫操作所需要的最小時間間隔。 對大多數靜態半導體儲存器來說，讀週期和寫週期是相等的，一般為十幾到幾十ns。 ddr乙個時鐘週期內穿2次資料 ddr2乙個時鐘週期傳4次 所以相同頻率下ddr2的頻寬是ddr的2倍 4樓：匿名使用者 儲存器中最小的儲存單位就是乙個雙穩態半導體電路或乙個cmos電晶體或磁性材料的儲存元，它可儲存乙個二進位制**。由若干個儲存元組成乙個儲存單元，然後再由許多儲存單元組成乙個儲存器。乙個儲存器包含許多儲存單元，每個儲存單元可存放乙個位元組（按位元組編址）。 每個儲存單元的位置都有乙個編號，即位址，一般用十六進製制表示。乙個儲存器中所有儲存單元可存放資料的總和稱為它的儲存容量。假設乙個儲存器的位址碼由20位二進位制數（即5位十六進製制數）組成，則可表示2的20次方，即1m個儲存單元位址。 每個儲存單元存放乙個位元組，則該儲存器的儲存容量為1mb。 一般儲存器的工作原理事什麼 5樓： 動態讀寫存貯器（dram），以其速度快、整合度高、功耗小、**低在微型計算機中得到極其廣泛地使用。但動態儲存器同靜態儲存器有不同的工作原理。它是靠內部寄生電容充放電來記憶資訊，電容充有電荷為邏輯1，不充電為邏輯0。 欲深入了解動態ram的基本原理請點選。 動態儲存器有多種系列，如61系列、37系列、41系列、21系列等。圖示為2164晶元的引腳圖。 將滑鼠指向相應引腳可看到其對引腳功能。它是乙個64k 1bit的dram晶元，將8片並接起來，可以構成64kb的動態儲存器。 每片只有一條輸入資料線，而位址引腳只有8條。為了形成64k位址，必須在系統位址匯流排和晶元位址引線之間專門設計乙個位址形成電路。使系統位址匯流排訊號能分時地加到8個位址的引腳上，借助晶元內部的行鎖存器、列鎖存器和解碼電路選定晶元內的儲存單元，鎖存訊號也靠著外部位址電路產生。 當要從dram晶元中讀出資料時，cpu 首先將行位址加在a0-a7上，而後送出ras 鎖存訊號，該訊號的下降沿將位址鎖存在晶元內部。接著將列位址加到晶元的a0-a7上，再送cas鎖存訊號，也是在訊號的下降沿將列位址鎖存在晶元內部。然後保持we=1，則在cas有效期間資料輸出並保持。 當需要把資料寫入晶元時，行列位址先後將ras和cas鎖存在晶元內部，然後，we有效，加上要寫入的資料，則將該資料寫入選中的存貯單元。 由於電容不可能長期保持電荷不變，必須定時對動態儲存電路的各儲存單元執行重讀操作，以保持電荷穩定，這個過程稱為動態儲存器重新整理。pc/xt機中dram的重新整理是利用dma實現的。首先應用可程式設計定時器8253的計數器1，每隔1⒌12μs產生一次dma請求，該請求加在dma控制器的0通道上。 當dma控制器0通道的請求得到響應時，dma控制 器送出到重新整理位址訊號，對動態儲存器執行讀操作，每讀一次重新整理一行。 唯讀存貯器（rom）有多種型別。由於eprom和eeprom存貯容量大，可多次擦除後重新對它進行程式設計而寫入新的內容，使用十分方便。尤其是廠家為使用者提供了單獨地擦除器、程式設計器或插在各種微型機上的程式設計卡，大大方便了使用者。 因此，這種型別的唯讀存貯器得到了極其廣泛的應用。7. ram的工作時序 為保證儲存器準確無誤地工作，加到儲存器上的位址、資料和控制訊號必須遵守幾個時間邊界條件。 圖7.1—3示出了ram讀出過程的定時關係。讀出操作過程如下： 欲讀出單元的位址加到儲存器的位址輸入端； 加入有效的選片訊號cs； 在 線上加高電平，經過一段延時後，所選擇單元的內容出現在i/o端； 讓選片訊號cs無效，i/o端呈高阻態，本次讀出過程結束。 由於位址緩衝器、解碼器及輸入/輸出電路存在延時，在位址訊號加到儲存器上之後，必須等待一段時間taa，資料才能穩定地傳輸到資料輸出端，這段時間稱為位址訪問時間。如果在ram的位址輸入端已經有穩定位址的條件下，加入選片訊號，從選片訊號有效到資料穩定輸出，這段時間間隔記為tacs。顯然在進行儲存器讀操作時，只有在位址和選片訊號加入，且分別等待taa和tacs以後，被讀單元的內容才能穩定地出現在資料輸出端，這兩個條件必須同時滿足。 圖中trc為讀週期，他表示該晶元連續進行兩次讀操作必須的時間間隔。 寫操作的定時波形如圖7.1—4所示。寫操作過程如下： 將欲寫入單元的位址加到儲存器的位址輸入端； 在選片訊號cs端加上有效電平，使ram選通； 將待寫入的資料加到資料輸入端； 在 線上加入低電平，進入寫工作狀態； 使選片訊號無效，資料輸入線回到高阻狀態。 由於位址改變時，新位址的穩定需要經過一段時間，如果在這段時間內加入寫控制訊號（即 變低），就可能將資料錯誤地寫入其他單元。為防止這種情況出現，在寫控制訊號有效前，位址必須穩定一段時間tas，這段時間稱為位址建立時間。同時在寫訊號失效後，位址訊號至少還要維持一段寫恢復時間twr。 為了保證速度最慢的儲存器晶元的寫入，寫訊號有效的時間不得小於寫脈衝寬度twp。此外，對於寫入的資料，應在寫訊號tdw時間內保持穩定，且在寫訊號失效後繼續保持tdh時間。在時序圖中還給出了寫週期twc，它反應了連續進行兩次寫操作所需要的最小時間間隔。 對大多數靜態半導體儲存器來說，讀週期和寫週期是相等的，一般為十幾到幾十ns。 ddr乙個時鐘週期內穿2次資料 ddr2乙個時鐘週期傳4次 所以相同頻率下ddr2的頻寬是ddr的2倍 無級變速器基本原理 vt2 vt3由很多元件組成，根據相應功能可將這些元件分為三組。第1組 機械傳動裝置 此部件的功能是提供機械傳動和扭矩傳遞。第2組 控制系統 與控制系統相關的元件。根據載荷條件和驅動要求，控制系統保證變速器傳遞動力並在適當時刻改變傳動比。第3組 外部連線裝置 與變速器外部相連的一... 在電力供電系統中起提高電網的功率因數的作用，降低供電變壓器及輸送線路的損耗。無功補償為一種在電力供電系統中起提高電網的功率因數的作用，降低供電變壓器及輸送線路的損耗，提高供電效率，改善供電環境的技術。無功功率補償裝置在電力供電系統中處在乙個不可缺少的非常重要的位置。合理的選擇補償裝置，可以做到最大限... 緩衝器的工作原理是什麼 耗能型緩衝器 工作原理 一 耗能性緩衝器用於快速與高速電梯。依靠液壓阻尼對作用在其上的物體進行緩衝減速至停止，起到一定程度的保護作用。是在工作過程中防止硬性碰撞導致機構損壞的安全緩衝裝置。電梯用的耗能性緩衝器中常用的是液壓式緩衝器。用於快速與高速電梯。二 工作原理 1 液壓缸... 減震器 absorber 是用來抑制彈簧吸震後 時的 及來自路面的衝擊。廣泛用於汽車，為加速車架與車身振動的衰減，以改善汽車的行駛平順性。在經過不平路面時，雖然吸震彈簧可以過濾路面的震動，但彈簧自身還會有往復運動，而減震器就是用來抑制這種彈簧跳躍的。減震器減震器主要用來抑制彈簧吸震後 時的 以及來自... 簡單來說就是由感測器產生訊號資訊，然後傳輸到接收訊號處，再由接收訊號儀器直接轉換成資料在稱重儀表上顯示。在整個定值分裝控制系統中,稱重感測器是影響電子秤測量精度的關鍵部件,選用gyl 3應變式稱重測力感測器。四片電阻應變片構成全橋橋路,在所加橋壓u不變的情況下,感測器輸出訊號與作用在感測器上的重力和...cvt變速器的工作原理，cvt變速器工作原理
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